Sebuah contoh program vhdl dari D flip-flop edge triggered positif dengan asynchronous Reset:
library ieee;
use ieee.std_logic_1164.all;
entity DFF_RST is
port (CLK, RESET, D : in std_logic;
Q : out std_logic);
end DFF_RST;
architecture BEHAV_DFF of DFF_RST is
begin
DFF_PROCESS: process (CLK, RESET)
begin
if (RESET = ‘1’) then
Q <= ‘0’;
elsif (CLK’event and CLK = ‘1’) then
Q <= D;
end if;
end process;
end BEHAV_DFF;
Langganan:
Posting Komentar (Atom)
-
Hobi Main TikTok dan suka mengoleksi video-video Tik Tok Viral di aplikasi tersebut? Sekarang siapa aja bisa mendownload video dari TikTok d...
-
HOT51 the app is a free app developed by the company's professional team. At present, the App has been distributed through ...
-
Football Manager 2008 atau lebih sering disebut FM 08. yap! kesempatan kali ini Kid -oest News kembali mengulas Update games yang mempunyai ...
Tidak ada komentar:
Posting Komentar
Kritik, Usul, Saran, atau Pujian?
semua diterima dengan tangan terbuka!
**TIADA KESAN TANPA KOMEN KAMU!**
Terima Kasih atas Kunjungannya.
Share and Comment No spam!